芯片数字后端工程师

岗位职责 一、全流程物理设计独立交付 独立负责小规模芯片从网表到 GDSII的全流程物理设计交付，覆盖综合约束、布局规划、电源地网络设计、布局布线、时钟树综合、时序收敛、功耗优化、物理验证全环节，保障按时高质量 signoff。 负责制定模块级 / 芯片级物理设计方案，完成 floorplan 规划、引脚分配、电源网格设计、宏单元布局，平衡时序、面积、功耗与可制造性要求。 主导时序收敛攻坚，解决深亚微米工艺下的串扰、压降、工艺偏差等问题，满足 setup/hold/transition 等全时序约束要求，保障芯片性能达标。 完成全流程 signoff 验证，包括 DRC、LVS、ANT、ERC、功耗分析、IR drop 分析、EM 检查等，确保交付数据完全符合代工厂工艺要求。 配合前端设计、DFT、封装、量产团队完成 ECO 修改、时序等价性验证、后仿验证、封装协同设计等跨团队协作工作。 二、PPA 极致优化与技术攻坚 以性能、功耗、面积（PPA）最优为核心目标，对设计进行全链路深度优化，在满足功能与时序要求的前提下，最大化压榨频率潜力、降低功耗、压缩芯片面积。 针对关键路径进行定制化优化，包括时钟树结构调优、关键路径重综合、单元尺寸微调、布局位置精修等，突破标准流程的性能瓶颈。 开展功耗深度优化，结合时钟门控、电源关断、多阈值电压单元、多电压域等技术，在保证性能的前提下实现动态功耗与漏电功耗的最优平衡。 解决极端工艺角下的收敛难题，处理先进工艺下的 FinFET 效应、局域效应、可制造性设计（DFM）等问题，保障良率与可靠性。 三、流程创新与工具极限挖掘 突破标准物理设计流程的局限性，基于项目需求定制化开发设计流程与脚本，通过工具参数深度调优、算法策略组合、流程节点重构，获取超出默认流程的 PPA 收益。 深度挖掘 EDA 工具潜力，熟练运用主流工具的高级选项、隐藏参数与定制化接口，针对不同设计场景匹配最优工具策略，实现效率与指标双提升。 搭建并优化物理设计自动化流程，开发 Perl/TCL/Python 自动化脚本，覆盖批量检查、数据转换、结果分析、流程调度等场景，提升团队设计效率。 跟踪行业先进物理设计方法学，引入新技术、新方法、新工具，持续迭代优化公司设计流程与优化方法论。 四、工艺适配与技术沉淀 深度掌握成熟 CMOS 工艺与先进 FinFET 工艺的物理设计规则、器件特性与工艺限制，在设计中充分结合工艺特点做针对性优化。 沉淀物理设计最佳实践、优化技巧与问题案例，形成标准化设计规范、checklist 与知识库，赋能团队整体技术能力提升。 与代工厂、EDA 厂商技术对接，跟进工艺更新与工具版本升级，评估新技术对设计的收益，推动落地应用。 任职要求 1、本科及以上学历，微电子、集成电路、电子工程等相关专业，5 年及以上数字 IC 物理设计全职工作经验，有至少 2 次以上完整流片全流程交付经验。 2、具备独立完成小规模数字芯片 / 大规模模块全流程物理设计的能力，可独立扛项目从网表到 GDSII 的全链路交付。 3、有从 0 到 1 搭建 / 优化物理设计流程、显著提升 PPA 指标的实际项目经验优先。