高级数字IC设计工程师
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5-10年本科数字前端VerilogRTLDebug数字前端设计师
【岗位职责】
1. 常见内存块的电路设计,如Xdec、Ydec、HV电路、电荷泵、电平移位器、灵敏放大器;
2. 全芯片级电路图集成;
3. 使用数字(基于Verilog)和/或类spice模拟器(Finesim, XA)为模块级和全芯片级定义和实现验证环境;
4. 在Verilog或类似spice的环境中执行版图参数提取后的netlist级模拟;
5. 支持为模块级和全芯片级仿真生成各种测试向量;
6. 理解I/O时序定义,并对时序参数进行鲁棒性验证;
7. 对工艺角进行模拟,提出解决方案,降低灵敏度,提高性能;
8. 在原型设计阶段支持芯片调试;
9. 参与修订更改版本控制和流片。
【岗位要求】
1. 有内存产品的经验,非易失性的更好;
2. 掌握Verilog/System Verilog语言及RTL;
3. 熟练使用芯片级Spice类仿真器,如Finesim、Hsim、XA等;
4. 熟悉脚本语言优先(Tcl, Perl, Phyton);
5. 具有主动性、创新性、良好的沟通能力和团队合作精神;
6. 具有良好的解决问题的能力;
7. 具有自我激励的精神。
职位总结

鱼泡用户IP:安徽合肥
2周内活跃|
合肥睿科微电子
·人事经理工作地址:
合肥蜀山区合肥软件园2期F4栋11层
点击查看地图法定代表人:吕志超
成立日期:2018-01-18
