岗位职责 1.负责MRAM存储阵列（Magnetic RAM Array）或其他规则存储/传感阵列的物理版图实现。 2.负责阵列外围电路的物理实现，包括全局数据路径（Global I/O）、列选通（Column MUX）及读写控制逻辑的版图整合。 3.针对大尺寸阵列（如≥1Kb阵列规模），进行电源/地网格规划，优化IR Drop与电迁移（EM）可靠性，确保大规模重复单元的均匀性和稳定性。 4.负责芯片内模拟IP模块的全定制版图设计。 5.负责顶层芯片级（Top-Level）版图集成、Pad-ring规划、ESD/I/O单元布局及整体Floorplan优化。 6.独立完成版图的DRC、LVS、ERC、ANT等物理验证，熟练使用Calibre/PVS等工具。 7.进行寄生参数提取（PEX），配合设计工程师完成后仿真迭代，优化版图寄生对电路性能（速度、精度、匹配）的影响。 8.针对先进工艺节点（如28nm/22nm/16nm及以下FinFET）或高压BCD工艺，处理复杂的工艺规则（如双重曝光、Fin spacing、LOD效应、OSE/PSE效应等）。 9.与模拟、数字设计团队紧密配合，参与芯片Floorplan讨论，识别版图设计风险并提前规避。 10.参与版图设计规范（Layout Guidelines）和Checklist的制定与维护，推动团队设计质量提升。 11.参与投片（Tape-out）流程，确保版图数据交付质量。任职要求 1.微电子、电子工程、集成电路等相关专业，本科及以上学历。 2.具备3年以上模拟/混合信号全定制版图设计经验，有2颗以上芯片成功流片经验，有量产芯片经历者优先。 3.精通Cadence Virtuoso Layout Suite（Layout XL/GXL）及Mentor Calibre物理验证工具链，熟悉PVS/ICV者加分。 4.精通阵列版图设计方法论。 5.深入理解器件物理与工艺非理想效应。 6.熟练掌握寄生参数提取工具（如Quantus、StarRC、Calibre xACT），能基于后仿结果独立迭代优化版图。

职位总结围绕职位描述，归纳工作内容、招聘要求

招聘人数1-2人

薪资报酬4-6万/月

招聘有效期职位24天内有效

工作地点北京海淀区AI原点社区(AI GENESIS COMMUNITY)

核心工作内容：

负责MRAM存储阵列（Magnetic RAM Array）或其他规则存储/传感阵列的物理版图实现。负责阵列外围电路的物理实现，包括全局数据路径（Global I/O）、列选通（Column MUX）及读写控制逻辑的版图整合。针对大尺寸阵列（如≥1Kb阵列规模），进行电源/地网格规划，优化IR Drop与电迁移（EM）可靠性，确保大规模重复单元的均匀性和稳定性。负责芯片内模拟IP模块的全定制版图设计。负责顶层芯片级（Top-Level）版图集成、Pad-ring规划、ESD/I/O单元布局及整体Floorplan优化。独立完成版图的DRC、LVS、ERC、ANT等物理验证，熟练使用Calibre/PVS等工具。进行寄生参数提取（PEX），配合设计工程师完成后仿真迭代，优化版图寄生对电路性能（速度、精度、匹配）的影响。针对先进工艺节点（如28nm/22nm/16nm及以下FinFET）或高压BCD工艺，处理复杂的工艺规则（如双重曝光、Fin spacing、LOD效应、OSE/PSE效应等）。与模拟、数字设计团队紧密配合，参与芯片Floorplan讨论，识别版图设计风险并提前规避。参与版图设计规范（Layout Guidelines）和Checklist的制定与维护，推动团队设计质量提升。参与投片（Tape-out）流程，确保版图数据交付质量。

岗位基本条件：

微电子、电子工程、集成电路等相关专业，本科及以上学历。具备3年以上模拟/混合信号全定制版图设计经验，有2颗以上芯片成功流片经验，有量产芯片经历者优先。精通Cadence Virtuoso Layout Suite（Layout XL/GXL）及Mentor Calibre物理验证工具链，熟悉PVS/ICV者加分。精通阵列版图设计方法论。深入理解器件物理与工艺非理想效应。熟练掌握寄生参数提取工具（如Quantus、StarRC、Calibre xACT），能基于后仿结果独立迭代优化版图。