硬件测试工程师

岗位职责 1、DDR5 高速接口信号完整性验证 ü 负责 DDR5 接口（DQ/DQS/CA/CK）的信号完整性测试方案设计与执行。 ü 使用高速示波器、BERT、VNA 等设备进行眼图（Eye Diagram）、抖动（Jitter）、串扰（Crosstalk）等关键指标的测量与分析。 ü 验证 DDR5 关键 SerDes/PHY 特性：DFE（判决反馈均衡）、ODT 校准、Vref 训练、Write/Read Training 等。 2、一致性测试（Compliance Test） ü 按照 JEDEC JESD79-5 规范执行 DDR5 电气一致性测试。 ü 制定内部 SI 验收标准及测试规范文档。 3、DDR5 兼容性测试（Compatibility Test） ü 负责 DDR5 内存与不同平台（Intel / AMD 各代 CPU、不同主板 Chipset）的系统级兼容性验证。 ü 搭建兼容性测试矩阵，涵盖不同 DRAM 颗粒厂商（Samsung / SK hynix / Micron）、不同容量和 Rank 配置的组合验证。 ü 执行 DDR5 SPD / PMIC / RCD / DB 等周边器件的互操作性和兼容性测试。 ü 定位系统级兼容性问题（如 Training 失败、降速、稳定性异常），输出兼容性测试报告和维护 QVL（合格供应商列表）。 4、DDR5 可靠性测试（Reliability Test），制定DDR5可靠性测试方案，包括但不限于： ü HTOL（高温工作寿命）：高温加速老化，评估长期工作可靠性。 ü 温度循环（TCT）：极限温度区间循环，验证焊点/封装可靠性。 ü 偏压温度不稳定性（BTI）：高温偏压下的性能退化评估。 ü 耐压测试（Voltage Margin）：VDD/VDDQ/ VPP 拉偏下的功能裕量评估。 ü 设计加速老化实验方案，建立可靠性评估模型，预测产品寿命。 ü 分析可靠性测试中的失效模式，推动 FA（失效分析）和改善闭环。 5、测试数据分析与自动化 ü 使用 Python 开发 SI 数据分析、兼容性/可靠性自动化测试脚本及报告生成工具。 ü 输出 SI 测试报告，包括眼图、浴盆曲线（Bathtub Curve）、BER 等高线等可视化呈现。 岗位要求： ü 学历：本科及以上学历，电子工程、微电子、电磁场与微波、通信、可靠性工程等相关专业。 ü 经验： 1 年 DDR4/DDR5/LPDDR 相关测试经验，熟悉内存相关原理和测试用例。 ü SI 测量能力：熟练掌握高速示波器（Keysight/Tektronix 等，带宽 ≥ 33 GHz）、BERT、VNA、TDR 等仪器的使用，能独立完成眼图、抖动分解（TJ/DJ/RJ）、串扰测试。 ü DDR 协议理解：熟悉 DDR5 JEDEC 规范（JESD79-5），理解 DDR5 PHY 训练流程（Write Leveling、Read/Write DQ/DQS Training、VrefDQ/VrefCA Training、ZQ Calibration）以及 DFE、ODT 的工作原理。 ü 可靠性方法论：了解 JEDEC（JESD22 / JESD47 / JESD94）等可靠性测试标准，理解加速寿命试验原理（Arrhenius 模型等）。 ü 编程/脚本能力：熟练使用 Python 进行仪器控制、数据分析和自动化测试。 ü 英语能力：无障碍阅读英文 JEDEC 规范、芯片 Datasheet 及相关技术文献。