asic设计工程师

岗位描述： 负责PCIE/UCIEIP的架构规划与RTL开发，参与仿真验证及FPGA测试工作，实现设计在FPGA上的时序收敛，配合完成覆盖率评估与优化 任职要求： 1，具备3-10年相关经验，其中3年以上从事ASIC设计工作 2，电子类相关专业本科或硕士学历 3，熟练掌握Verilog，了解SystemVerilog语言 4，具有扎实的RTL代码编写背景 5，具备PCIE或UCIE相关硬件RTL开发经历 6，有综合实现与静态时序分析经验者优先考虑 7，熟悉代码审查与形式化验证流程 8，掌握PCIE/UCIE/USB/DDR/Ethernet等高速接口协议规范 9，具备FPGA原型验证或硬件加速仿真实践经验者优先 10，具备较强的沟通协作能力与问题解决能力