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岗位职责:
1、承担数字IP或SoC模块的RTL开发、功能仿真及综合后时序调优工作。
2、参与功耗评估(PowerArtist)、形式等价性验证(Formality)等签核环节。
3、研究前沿计算架构(如AI加速单元/多核处理器)的设计流程与实现策略。
核心要求:
1、微电子、电子工程、计算机体系结构相关专业博士,研究方向涵盖VLSI设计或处理器架构设计。
2、熟悉数字IC设计全流程方法论,掌握Verilog/SystemVerilog/Chisel等硬件描述语言。
3、具备以下条件之一即可:
参与过ASIC完整设计流程(从RTL至GDSII交付)。
在RISC-V/ARM处理器微架构方面有实质性优化经验。
于DAC/ISSCC/IEEE等权威会议或期刊发表过集成电路领域学术论文。

陆女士IP:广东揭阳
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广州众诺微电子有限公司
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