Verilog验证工程师

任职条件：

（1）具有扎实的编程功底及独立完成开发任务的能力。

（2）掌握Verilog编程语言，能够熟练编写和阅读相关代码。

（3）熟练使用VCS、Questasim、Verilator等仿真验证工具。

（4）具备较强的沟通表达能力以及良好的团队合作意识。

专业：

微电子、计算机科学与技术及相关专业。

教育水平：

一本及以上本科毕业学历。

相关经验：

（1）有数据处理与数据标注经历者优先考虑。

（2）具备Verilog开发实践经历者优先。

（3）了解处理器架构，熟悉五级流水线、乱序多发射技术者优先。

工作职责：

（1）负责代码验证工作。利用Verilator、VCS等仿真平台，构建测试平台（TB）环境，对生成的RTL代码进行功能正确性验证。

（2）搭建验证环境。根据具体被测模块（DUT），开发基于UVM框架的验证平台。

（3）编写Golden模块。使用SystemVerilog或高级编程语言，实现DUT对应的理想参考模型。

知识技能：

（1）精通Verilog硬件描述语言，可进行模块化设计，准确描述数字电路的结构与行为。

（2）熟悉Python编程语言，能用于脚本开发或自动化处理任务。

考核目标：

（1）Verilog代码验证通过率。

拟承担工作：

（1）承担项目中Verilog代码的功能验证任务