软件开发工程师

RTL synthesis研发工程师 职责： 1、负责数字电路设计自动化（EDA）领域中RTL综合工具的开发与持续维护； 2、参与技术方案的设计评审及测试方案的评估与确认； 3、撰写所承担模块的设计说明和测试需求文档，并按计划交付对应功能模块； 要求： 1、计算机科学/电子工程等相关专业本科及以上学历，具备五年以上相关开发经验； 2、熟练掌握Linux环境下C/C++编程，熟悉现代C++编码规范，至少掌握Python/Tcl/Perl中的一种或多种脚本语言； 3、熟悉Verilog/SystemVerilog/VHDL/SystemC/Chisel等一种或多种硬件描述语言； 4、有ASIC/FPGA综合工具或编译器开发经验者优先考虑； 5、深入理解FPGA架构、工作原理或优化方法者优先； 6、具备IC设计、IC验证背景者优先，有硬件仿真加速经验者优先； 7、研究方向匹配的博士候选人可放宽工作经验要求； 8、具备较强的逻辑分析与问题解决能力，乐于钻研前沿技术； 9、具备良好的英文文献阅读能力、算法理解力以及团队协作精神。